Formal Verification av Erik (Senior Product Engineering Architect Cadence Design Systems Wichita Kansas USA) Seligman, Tom (Adjunct Professor Departme

Boken "Formal Verification: An Essential Toolkit for Modern VLSI Design, Second Edition" gir en grundig innføring i praktiske metoder for design og validering, og tilbyr nyttige råd til ingeniører som ønsker å integrere disse teknikkene i sitt arbeid. Formal verificering (FV) gjør det mulig for designere å analysere og matematisk utforske kvaliteten og andre aspekter ved et Register Transfer Level (RTL) design, uten å måtte bruke simulering. Dette kan betydelig redusere tiden som brukes på å validere designene, og bidra til en raskere ferdigstillelse av designene for produksjon. Bygget på en grunnleggende forståelse av SystemVerilog, avmystifiserer denne boken FV og presenterer de praktiske anvendelsene som gjør at metoden blir en del av de vanlige design- og valideringsprosessene. Hver kapittel i den andre utgaven er oppdatert for å gjenspeile de nyeste praksisene og avanserte teknikkene innen FV. I tillegg introduseres et nytt kapittel om "Formell Godkjenning av Virkelige Prosjekter", som gir retningslinjer for implementering av FV av høy kvalitet, og erstatter helt noen av simuleringsoppgavene med langt mer effektive metoder.