Boken 'SVA: The Power of Assertions in SystemVerilog' gir en omfattende innføring i bekreftelsesbasert verifikasjon av maskinvaredesign ved hjelp av System Verilog Assertions (SVA). Den gir leserne mulighet til å redusere kostnadene ved verifikasjon gjennom bruk av bekreftelsesbaserte teknikker i simulerings-testing, dekninginnsamling og formell analyse. Boken inneholder detaljerte beskrivelser av alle språklige funksjoner i SVA, samt trinnvise eksempler på hvordan disse kan brukes for å konstruere kraftige og gjenbrukbare sett med egenskaper. I tillegg viser den hvordan SVA integreres i det større System Verilog-språket, og demonstrerer måter som bekreftelser kan samhandle med andre komponenter i System Verilog. Lesere som er nye innen maskinvareverifikasjon vil ha nytte av generell informasjon som beskriver naturen av designmodeller og atferd, hvordan disse arbeides med, og de ulike rollene bekreftelser spiller. Denne andre utgaven dekker funksjoner introdusert av den nyeste IEEE 1800-2012 standarden for System Verilog, og gir en detaljert forklaring av de nye og forbedrede bekreftelsene.
