SystemVerilog er en omfattende utvidelse av IEEE 1364-2001 Verilog Hardware Description Language (Verilog HDL). Disse utvidelsene tar for seg to sentrale aspekter ved HDL-basert design. Først og fremst gjør det mulig å modellere meget store design med konsis, nøyaktig og intuitiv kode. For det andre gir det mulighet for å skrive høynivå testprogrammer for effektiv og grundig verifisering av disse omfattende designene. Den første utgaven av denne boken fokuserte på det første aspektet av SystemVerilog-utvidelsene til Verilog, hvor viktige modelleringsfunksjoner som to-tilstands datatype, enum typer, brukerdefinerte typer, strukturer, unioner og grensesnitt ble presentert. Bokens vekt ble lagt på riktig bruk av disse forbedringene for både simulering og syntese. Den andre utgaven av "SystemVerilog for Design" har gjennomgått omfattende revisjoner, kapittel for kapittel, for å inkludere de mange oppdateringene av tekst og eksempler som har vært nødvendige for å reflektere endringene gjort siden forfatterne skrev den første utgaven, frem til ferdigstillelsen av den nye standarden. Dette er av stor viktighet for alle som arbeider med design i SystemVerilog.
